Sprache:
Deutsch

Zielgruppe:
SW und System Entwickler, Tester und Projektmanagement

Voraussetzungen:
Basiswissen Embedded Entwicklung

Überblick und Zusammenfassungen:
Aktuelle multicore Mikrocontroller sind vielseitig und leistungstark, haben aber dadurch auch eine sehr hohe Komplexität, die sich z.B. im Umfang der Dokumentation wiederspiegelt. Beim AURIX TC39x sind es 7000 Seiten. Neben allen Ansätzen zur Vermeidung von Fehlern ist es deshalb auch notwendig die Effizienz bei der Fehlerfindung zu steigern. Diese Effizienzsteigerung ist eine Kombination von automatisierten Methoden die verhindern, dass bereits bekannte Fehlermuster wiederholt werden, und automatisierten Analysen.

Vorraussetzung ist eine Toolplattform, die es effizient und kontrolliert erlaubt, die Debugschnittstelle des Bausteins zwischen Tools zu teilen. Für Echtzeitanwendungen müssen hier auch die Tracemöglichkeiten des Mikrocontrollers unterstützt werden. Dies wird im Detail mit der Infineon ChipCoach Library (Python) erläutert, die auf der DAS (Device Access Server) Schnittstelle aufsetzt. Ähnliche Konzepte können aber auch für Bausteine von anderen Herstellern mit kommerziellen Debuggern realisiert werden.

Der Unterschied zum normalen Testen ist, dass nach generischen Fehlermustern gesucht wird und damit diese Checks anwendungsunabhängig sind und immer wieder verwendet werden können.
Infineon stellt im Rahmen der ChipCoach Library solche Checks zur Verfügung, die typische Fehler an der Schnittstelle zwischen Hardware und Software adressieren. Das ist insbesondere für Fälle interessant, wo das Fehlersymptom nur schwach mit der Ursache verknüpft ist und/oder nur sehr sporadisch auftritt. Dies wird mit einigen Beispielen erläutert.

Das gleiche Konzept lässt sich aber auch auf der Software Ebene nutzen. Dort gibt es auch wiederverwendete Teile (z.B. das OS) und zugehörige typische Nutzungsfehler, die unabhängig von der Applikation sind.

Dieser Ansatz lässt sich naturgemäß nicht auf alle Klassen von Bugs und Performanzproblemen anwenden. Es sind aber durchaus Fälle abgedeckt, die einen Update im Feld erzwingen. Ein entsprechendes Beispiel aus der Praxis wird gezeigt.
Dieser Vortrag zeigt die Anwendung des Konzepts für die AURIX Architektur. Viele Aspekte können aber auch für andere Architekturen in deren herstellerspezifischen Toolumgebungen implementiert werden.


Art der Vermittlung:
Anschauliche Präsentation und Demo

Nutzen:
Es wird ein neues Konzept eingeführt, das zwischem den Punkten Debugging und Testen liegt.
Damit lassen sich bestimmte Fehler schnell finden, die ansonsten hohe Kosten, bis zu Rückrufaktionen verursachen können.
Für AURIX Projekte kann es sehr einfach direkt übernommen werden.
Bei anderen Microkontrollern ist die Anwendung auch möglich, erfordert aber einen höheren Aufwand.

Sprache:
deutsch (bei Bedarf auch englisch)

Zielgruppe:
Software Entwickler mit Fokus auf FPGA basierten Systemen

Voraussetzungen:
Grundlegende Einblicke in Embedded Architekturen

Überblick und Zusammenfassungen:
Mit der wachsenden Komplexität von Embedded Anwendungen wird ein effizientes Mapping von Funktionen auf optimierte Recheneinheiten notwendig. Gerade mit FPGAs sind solche Applikations-spezifischen Implementationen möglich, die darüber hinaus aufgrund der Re-Programmierbarkeit eine Anpassung auf sich ändernde Anforderungen zulassen. Mit der Adaptive Compute Acceleration Platform (ACAP) geht Xilinx über die bekannten FPGAs hinaus, indem Rechenarchitekturen (Engines) in Hardware bereitgestellt werden, die jeweils für unterschiedliche Aufgaben optimiert sind. Um diese in eine Anwendung einzubinden, steht eine Infrastruktur zur Verfügung, die auch externe Interfaces mit wiederholbar hoher Bandbreite anbietet.

Die Bausteine der Versal ACAP AI Engine Serie sind konzipiert für heterogene Anwendungen in der Signalverarbeitung und im Machine Learning. Sie bieten dazu ein Processing System mit ARM CPUs und eine große Zahl von speziellen Vector Prozessoren (AI Engines), während nach wie vor ein großer FPGA Fabric-Anteil zur Verfügung steht.

Der Vortrag erläutert die Architektur der Versal ACAP Bausteine und beschreibt die verschiedenen Toolchains, die für die heterogenen Targets bereit stehen. Diese werden in einer integrierten Entwicklungsumgebung zusammengefasst, in der eine Applikation, ausgehend von einer algorithmischen Beschreibung, auf die Hardware abgebildet werden kann.

Entlang eines Beispiels wird die Partitionierung einer Applikation dargestellt, für die eine Systembeschreibung in eine Implementation überführt wird. Mittels der Analysemethodik wird nachvollziehbar, wie die Aufteilung in verschiedene Hardware Accelerator Kernels iterativ verbessert werden kann, um die Effizient der Implementation zu steigern. Die so erreichte Lastverteilung zeigt die Hardware Beschleunigung (Compute Acceleration) verschiedener Funktionsblöcke und letztlich der gesamten Applikation.

Art der Vermittlung:
Hardwarebeschleunigung, Architekturvorstellung mit Beispielen.

Nutzen:
Vermittelt Einblick in die Konzepte der Hardware-Beschleunigung von Embedded Applikationen auf Basis der Bausteine der Versal ACAP Serie.

Sprache:
English

Zielgruppe:
Engineers and system architects building distributed real-time systems at scale. Companies developing autonomous vehicles, robotics, medical devices, and industrial automation systems.

Voraussetzungen:
Background in distributed software systems, IoT, embedded systems

Überblick und Zusammenfassungen:
For large-scale distributed systems, it can be a challenge to integrate a large number of underlying technologies, platforms, and protocols. Consider underwater drones, remotely-accessible medical devices, space systems, and construction and mining robots. Often these systems include resource-constrained devices with strict power and memory footprint requirements, limiting their ability to perform advanced behavior or decision making, as well as limiting their connectivity for remote operators to supervise and intervene in difficult scenarios. This communication may span local, wide area, public and private networks, with different configurations. To complicate matters further, some of these communications must be secured, further impacting the footprint and system performance.

Two recent developments are now helping to address these challenges. First, the DDS-XRCE protocol, which was adopted as an open standard by the Object Management Group®in 2020, and leverages the benefits of DDS for communication with small embedded devices. Second, to support seamless, high performance connectivity over heterogeneous networks, RTI has developed the Real-Time WAN Transport as a part of Connext DDS, which is fully compatible with the fine-grained security features of the DDS standard.

Together, they can be leveraged to implement a system of systems known as a Layered Databus Architecture, with flexible communications and scalability from edge-to-edge and edge-to-cloud. These new developments enable network connections to change as the system moves, delivering seamless connectivity without reconnecting, security without renegotiating, and reliability without losing information. Thus, remote operations can continue in real time without interruption.

Art der Vermittlung:
Use case examples from various industries. Demonstration using local and remote (cloud) components

Nutzen:
- Discover solutions for common challenges in developing systems of systems (DDS standard, layered databus architecture)
- Learn to reduce development efforts by leveraging consolidated connectivity frameworks
- Understand a new technology for real-time high performance communication across Wide Area - Networks (real-time WAN transport), enabling reliable remote operation over any network
- Gain real-word insights from a common connectivity use case from edge-to-edge-to-cloud

Sprache:
deutsch

Zielgruppe:
Entwickler

Voraussetzungen:
Programmiererfahrung mit Mikrocontrollern

Überblick und Zusammenfassungen:
RISC-V ist eine offene Befehlssatzarchitektur, die in kurzer Zeit eine beachtliche Popularität erreicht hat. Der grundlegende 32-Bit-Befehlssatz (RV32I) ist einfach aufgebaut und für weitere Funktionen erweiterbar. Für RISC-V gibt es mittlerweile eine Vielzahl an implementierten CPUs, SoCs mit Simulationen und Toolchains.

In diesem Beitrag steht die softwareseitige Programmierung und Nutzung von Interrupts auf RISC-V 32-Bit-Mikrocontrollern im Vordergrund. Ausgehend von der Beschreibung der Spezifikation des privilegierten Befehlssatzes wird die Verarbeitung von Interrupts über Betrachtung der Assemblerbefehle und deren Nutzung in der Programmiersprache C betrachtet. Die Implementierung von Interrupts wird für RV32I anhand von Beispielen mit einem Simulator und mit 32-Bit-Mikrocontrollern illustriert.

Das Ziel des Beitrags ist die Vermittlung des technischen Verständnisses für die Programmierung von RISC-V 32-Bit-Mikrocontrollern sowohl für Bare-Metal-Anwendungen als auch innerhalb der Tiefen eines RTOS.


Art der Vermittlung:
Vortrag und Demonstration

Nutzen:
Den Teilnehmern wird vermittelt, wie das Interrupt-Handling bei RISC-V 32-Bit-Mikrocontroller softwareseitig benutzt wird. Sie bekommen einen Einblick in die hardwarenahe Programmierung des Interrupt-Handlings anhand von Beispielen vermittelt.